半導体デバイスの集積度と性能の向上は、前工程における回路線幅の微細化により進展してきました。しかし近年では微細化が限界に近づき、デバイス構造の三次元化、複雑化に加えてパッケージ工程（後工程）も重要になってきました。そのため、先端半導体デバイスの後工程はこれまでになく複雑化、多様化しています。先端パッケージの構造や目的を理解するには、それを必要とする背景や、従来パッケージの進化の中での位置づけを把握することが重要となります。この記事では、半導体の説明から、製造方法、半導体パッケージの種類、特徴を解説します。
半導体とは？～その技術トレンドについて
最近では、一般のニュースでも半導体が取り上げられることが多くなりました。「半導体」とは本来は導体と絶縁体の両方の性質を併せ持つ物質そのものを表すものですが、こうしたニュースの中での「半導体」は物質としての半導体の特徴を利用した電子デバイス、中でも集積回路（IC）のことを指しています。ICはその目的や機能により様々な種類が存在し、その多くは情報をデジタル信号として扱い、情報を記憶するメモリデバイス、情報を処理するロジックデバイスなどに分類されますが、その他にも様々なICが存在します。
ICはその登場以来ムーアの法則に従って発展をつづけました。ムーアの法則とは「2年ごとにICの集積度が2倍となる」というもので、これは回路寸法が2年ごとに70%に微細化することにより、チップ内の素子面積が50%となり、同じ面積のチップ内に2倍の素子を集積できるということを意味しています。従来はデバイスのプロセス世代を最小寸法（最小ピッチの半分）で表してきましたが、近年では微細化が限界に近付いており、ロジックデバイスでは○○nmといった世代を表す指標（テクノロジーノード）はもはや最小寸法を表す指標とはなっていません。例えば3nm世代のゲート長はせいぜい15nm程度と考えられます。
それでも性能と集積度は向上し続けており、それを実現できているのはデバイス構造の三次元化等によりレイアウトが縮小し、同時に性能も向上させているためです。
半導体の製造方法と後工程の位置づけ
半導体デバイスは半導体基板（ウエハ）上にデバイス構造を作り込む前工程（ウエハ工程）と、ウエハからチップを切り出しパッケージに組み立てる後工程（組立工程）に分けることができます。
これまでは半導体デバイスの性能向上は主に前工程によっていましたが、デバイス構造が複雑化し、前工程だけでは十分な性能向上が難しくなっており、後工程も複雑化、多様化しています。また、これまではデバイス性能を決める前工程に比べ、後工程はなるべくコストを掛けないようにしていましたが、先端パッケージではパッケージの製造コストも大きく上がっています。これは、先端パッケージは主にAI用途向けで、完成品単価が非常に高くなっており、後工程のコストが多少高くなっても、許容されるからです。
半導体パッケージの種類
高性能化
半導体パッケージのルーツは図1のようなDIP（Dual Inline Package）と呼ばれるもので、1960年代に開発されました。その後半導体デバイスの用途・目的に応じて様々なパッケージ形態が開発されました。DIPはICソケットに挿入する実装方式でしたが、実装基板に表面実装できるQFP（Quad Flat Package）、さらに実装面積を抑えたQFN（Quad Flat No-lead Package）が開発されましたが、これらはリードフレームと呼ばれる部材を用いたパッケージです。
図1 半導体パッケージのルーツDIP（Dual Inline Package）
デバイスが扱う情報量が多くなると、外部端子（ピン数）を増やす必要が出てきましたが、リードフレームを用いたパッケージでは限界があり、パッケージ基板という部材を用いたBGA（Ball Grid Array）と呼ばれるパッケージが開発されました。それまではパッケージの外周にしか配置できなかった外部端子を、BGAではパッケージ底面に二次元配置できるようになり電極数を大きく増やすことができるようになりました。
図2はSTRJ（日本のロードマップ委員会）が2008年に報告書で示した半導体パッケージの進化の方向性を表した図ですが、その中に3本の矢印があり、それぞれ「High Performance」、「Low Cost/Handheld」、「Cost Performance」と書かれていました。それらを「高性能化」、「小型化」、「多機能化」とすると、DIP→QFP→BGAという流れは外部端子数を増やすことにより、デバイスの高性能化を目的としたものになります。
図2 半導体パッケージのロードマップ
（STRJ半導体技術ロードマップ2008年度報告書に筆者加筆）
小型化
「小型化」の流れではWLP（Wafer Level Packaging）というパッケージプロセスが2000年代に登場します。これはウエハ上で後工程のRDLやモールド、ハンダボール形成を行い、最後に個片化してそのままパッケージとするもので、チップサイズがそのままパッケージサイズとなります。
チップサイズより小さいパッケージは不可能なので、これが究極の小型化パッケージといえます。
多機能化
最後の「多機能化」はSiP（System in Package）と呼ばれるパッケージにより実現されます。これはパッケージの中に複数のチップが含まれるもので、実に様々な形態が存在します。リードフレームを用いてチップを横に並べたもの、パッケージ基板を用いてその上にチップを積層したもの、パッケージを重ねたPoP（Package on Package）などです。
先端パッケージの特徴
図2で示したパッケージ技術のロードマップですが、その中の矢印は少し修正が必要と思われます。高性能化を多ピン化と考えると、パッケージ基板の登場によりいくらでも多ピン化は可能となりました。また、WLPの登場により、究極の小型化が実現できました。
一方、「多機能化」を実現したSiPが発展したのが現在の先端パッケージ技術と考えることができます。すなわち、3Dチップ積層、ヘテロジニアスインテグレーション、チップレットといった技術はそうした位置づけとなります。
図3 半導体パッケージのロードマップ
（STRJ半導体技術ロードマップ2008年度報告書に筆者加筆）
SiPに対してSoC（System on Chip）という考え方があります。これは一つのチップ内に複数の機能を持たせる、例えばロジックとメモリを同じチップ上に作り込むことにより、チップ上にシステムを構築するというものです。SoCでは同一チップ上で信号のやり取りを行うので、信号遅延が少なく、高性能で小型のデバイスを実現できます。
しかし、ロジックとメモリでは製造方法が大きく異なるため、設計、開発に時間とコストがかかります。
それに対してSiPでは、完成したチップをパッケージ内で組み合わせることにより、開発の時間やコストを抑えることができます。しかし、性能面ではチップ間の信号遅延のためにSoCにどうしても劣ってしまいます。
先端パッケージの目的はこうした信号遅延を低減し、あたかも同一チップ上で信号処理が行われているように動作するデバイスを提供することにあります。
後工程についてもっと詳しく学ぶためには
これまで先端パッケージに至る従来パッケージ技術の流れ、先端パッケージが必要とされる背景やその内容について簡単に解説しました。より詳しい内容を学びたい方は、SATの技術者スターター講座「半導体製造方法 後工程」をぜひ受講してください。